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Verilog-HDL을 이용한 디지털 시스템 설계에 대하여 익힌다. Verilog-HDL의 문법 및 여러 가지 기능들에 대하여 배우고, 여러 가지 디지털 기능 블록을 Velilog-HLD로 설계한다. 이를 ModelSim Simulator를 이용하여 검증하는 방법을 익힌다. Xilinx FPGA를 target으로 하여 논리게이트로 합성한 후 그 결과를 실제 FPGA board를 이용하여 재검증함으로써, 디지털 시스템 설계의 전 과정을 실습해 보도록 한다.
Modeling, synthesis, and rapid prototyping with the Verilog HDL, Michael D. Ciletti, Prentice Hall, 1999 Design through Verilog HDL, T.R. Padmanabhan, B. Bala Tripura Sundari, IEEE Press, 2004
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Last update on March 2, 2006. |
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Digital System Design
and Lab.
